后纳米级晶体管时代来临？一场“用尽元素周期表”的战争

芯东西 12 月 24 日报道，随着芯片制程演进愈加艰难，晶体管微缩正面临物理极限的天花板。但英特尔、东京电子等芯片供应链巨头已将制程路线图推进到埃米一级（1 Å=0.1nm=10^-10 m），甚至计划在原子级别上构建新的晶体管。

今年以来，台积电、英特尔、三星等半导体巨头都在晶体管结构和二维半导体材料领域发布了重量级的研究成果，谁也不肯落后对手一步。台积电在 5 月份刚刚发布用半金属铋解决二维半导体材料高电阻问题的研究，英特尔就在刚刚结束的 IEEE 国际电子器件会议（International Electron Devices Meeting，IEDM）上发布了基于另外两种半金属的二维半导体材料研究。

此外，英特尔、三星和 IBM 也在 IEDM 这一顶级半导体、电子论坛上发表了新的晶体管研究进展。随着芯片制程的不断演进，谁能先对手一步实现晶体管微缩，谁就能掌握未来芯片乃至科技领域的话语权，这场竞争甚至可能决定谁是未来十年的芯片霸主。

芯东西将通过今年最新的晶体管结构和二维半导体材料研究进展，揭示在埃米级别的晶体管结构，呈现这场凝聚人类技术结晶的竞争。

01.从平面到立体，英特尔实现 55nm 栅极间距自对准 3D 晶体管

晶体管作为芯片中最基本的单元，其结构革新一直是芯片制程演进的重要方向。作为此前的芯片霸主，英特尔一直在探索最新的芯片制程。

在英特尔内部，有一个名为英特尔组件研究的部门专注于前沿研发，该团队被称作“英特尔技术研发部门中的研究团队”，也是今年在 IEDM 会议上英特尔论文的作者。

今年 IEDM 英特尔在硅基 3D 堆叠的 RibbonFET 晶体管结构和依序堆叠的 CFET 晶体管结构上都取得了研究进展，为了方便理解，英特尔给出了一个比较详细的演进过程。

自 2011 年 FinFET 结构被推出以来，晶体管结构就从平面逐渐走向了 3 维，这也是行业中普遍采用的一种方案。

▲ 传统的平面晶体管结构（左）和 FinFET 晶体管结构（右）（图片来源：英特尔）

今年 7 月，英特尔公布了自己的 RibbonFET 晶体管结构以及新的制程命名方案。RibbonFET 是英特尔对 Gate All Around（GAA，全环绕栅极）晶体管的实现，计划被用于英特尔 20A 节点上。

▲ RibbonFET 晶体管结构（图片来源：英特尔）

虽然今年英特尔才正式发布了 RibbonFET 晶体管结构，但其实英特尔早已开始探索和研究将 PMOS 和 NMOS 两极垂直堆叠的晶体管结构，这种结构使晶体管面积缩小了一半。

一般来说，实现 3D 堆叠的方式有两种。一种是依序（sequential），即先把下面一层做好，在做上一层实现堆叠结构；第二种是自对准（Self-aligned），可以直接在一片晶圆上同时进行两层晶体管的制造。

自对准相比依序方法，其实现难度更高、工序更加复杂，但是应用这种方法大规模生产的晶体管制造时间和成本更低。

早在 2019 年，英特尔就发布了一篇将硅基 PMOS 堆叠在氮化镓 NMOS 的研究。同时，英特尔还推出了一种将锗基（Ge）RibbonFET PMOS 依序堆叠在了硅基 FinFET NOMS 上的 CFET（互补场效应晶体管）结构。

▲ 英特尔 2019 年发布的两种晶体管结构（图片来源：英特尔）

2020 年，英特尔实现了 3D 堆叠的 multi-RibbonFET 硅晶体管，而且这是采用了自对准的工艺，这代表英特尔不用先后制作上下部分进行封装，而是同时堆叠制造上下晶体管，减少了制作工序、时间和成本。

▲ 采用自对准技术的 3D 堆叠 multi-RibbonFET 硅晶体管（图片来源：英特尔）

今年的 IEDM 上，英特尔再次发表了有关硅基 3D 堆叠的 RibbonFET 晶体管结构和依序堆叠的 CFET 晶体管结构研究。其中，英特尔依序实现的 CFET 晶体管达到了“创纪录”的性能，而自对准 multi-RibbonFET 硅晶体管实现了 55nm 的栅极间距。

英特尔称，这种 3D 堆叠实现了 30%-50% 的面积提升。英特尔制造、供应链和营运集团副总裁兼战略规划部联席总经理卢东晖曾感慨，为了实现晶体管微缩，各个公司简直用尽了元素周期表上的元素，很多新材料就连自己这样的材料学博士也没有接触过。

▲ 英特尔分别用依序和自对准实现的技术突破（图片来源：英特尔）

02. 东京电子路线图直指 0.7nm，IBM、三星联合发布新晶体管结构

除了英特尔，台积电、三星、IMEC（比利时微电子研究中心）、IBM 等厂商和科研机构都在研发新的晶体管结构。

2017 年，IMEC 首次公开提出 Forksheet 器件结构用来微缩 SRAM，2019 年 IMEC 又将这一器件结构用在逻辑芯片标准单元中。仿真结果显示，Forksheet 已比传统纳米片有 10% 的速度增益。

根据东京电子今年 10 月发布的逻辑芯片路线图来看，这种 Forksheet 器件结构将用于 1.4nm 节点上，其芯片密度将是 2nm 的 1.65 倍。

▲ 东京电子从 FinFET 到第二代 CFET 的逻辑芯片路线图（图片来源：东京电子）

今年的 IEDM 会议上，IBM 和三星共同宣布了一种新的垂直晶体管架构 VTFET。

由于 FinFET 晶体管性能受到严重的缩放限制，VTFET 则保持了良好的静电和寄生参数，在同等功率下 VTFET 晶体管提供了缩放 FinFET 晶体管 2 倍的性能，而在等效频率下，VTFET 可以节省 85% 的功率。

IBM 称，这种新的晶体管结构能够使半导体器件持续微缩、提升手机使用时间、降低加密采矿等能源密集型流程功耗，以及使物联网和边缘设备能够在更多样的环境中运行等。

▲ IBM / 三星的 VTFET 晶体管结构和 FinFET 晶体管结构对比（图片来源：IBM）

03. 台积电率先突破高电阻难题，英特尔制备方法兼容当前产线

除了晶体管结构，新材料是维持制程演进的另一关键因素。当前晶体管中电流通道往往采用硅基材料，但是硅基材料的问题在于不断微缩后会出现量子效应，难以适用于更小的晶体管中。

相比硅基材料，二维半导体材料天生具有实现先进制程的潜力。目前，较有代表性的二维半导体材料是过渡金属硫化物（TMD），如二硫化钨（WuS2）、二硫化钼（MoS2）等。

▲ r-TMD 薄膜的结构（图片来源：Nature）

而二维半导体材料应用面临的最大障碍是其独特结构带来的高电阻、低电流困难以及如何兼容当前工艺流程进行大规模批量生产等问题。

今年 5 月份，台积电、中国台湾大学和麻省理工学院联合在 Nature 上发表了用半金属铋作为接触电极的研究，在单层 MOS2 上实现了 123 微欧姆米的接触电阻率和 1135μA/μm 的电流密度，实现了在电阻率和电流密度上的突破。这使二维半导体尺寸有望接近量子极限，成为 1nm 制程的关键技术突破。

▲ 具有单层半导体（MoS2）的二维场效应晶体管原理图（图片来源：Nature）

英特尔在二维半导体材料的研究上也不甘落后，在今年的 IEDM 会议上，其发布了采用锑（Sb）和钌（Ru）用作 NOMS 和 PMOS 接触电极的研究。凭借该研究，英特尔将晶体管通道从 FinFET 结构的 15nm 缩短到了 5nm。

英特尔还制作了四种 TMD 薄膜，分别是 MoS2、WS2、WSe2 和 MoSe2，以测试这些二维半导体材料的性能。最重要的是这四种二维半导体材料薄膜都是在 BEOL（后道工序）环境中生长的，其生长温度从 300°C 到 1000°C，与当前的大规模生产方法兼容。

▲ 英特尔二维半导体薄膜（来源：IEEE）

04. 结语：先进制程带来更优成本、良率，未来竞争将愈加激烈

随着晶体管结构从 FinFET 到 CFET，虽然不同厂商的方案不同，但整体来说晶体管结构越来越立体，并进行 3D 堆叠以节省芯片面积；材料则逐步变为二维，以保持微缩。

但是就像英特尔卢东晖说得那样，工业生产中最重要的问题并不是有没有，而是如何让新技术最大程度兼容现有的产线设备，实现良率和成本的最优解。

反过来，制程工艺的迭代也会带来成本和良率上的升级，因此尽管芯片制程的演进确实越来越困难，但人们对于更高性能、更低成本的追求不会改变。可以预见，在未来，先进制程的竞争将愈加激烈。

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