史上最大变化！英特尔酷睿 Ultra 9 285K 处理器 Die Shots 图曝光：计算单元首次使用台积电 N3B 工艺
IT之家 10 月 22 日消息，华硕中国区总经理俞元麟（@普普通通 Tony 大叔）今天（10 月 22 日）在 B 站发布视频，解析了英特尔 Arrow Lake 酷睿 Ultra 200 系列处理器的架构，并分享了酷睿 Ultra 285K 高清 Die Shots 图片。
视频首先开箱了英特尔酷睿 Ultra 5 245K、Ultra 7 265K 和 Ultra 9 285K 处理器，采用了深黑色包装设计。
接下来我们深入介绍下英特尔酷睿 Ultra 9 285K 的 die shots 图片，可以看到共有以下 6 种 Tiles：
Compute Tile：采用台积电 N3B 工艺
Graphics Tile：采用台积电 N5P 工艺
SoC Tile：采用台积电 N6 工艺
I/O Tile：采用台积电 N6 工艺
2 个 Filer Tile：N / A
Base Tile：Intel 1227.1
Filer Tile
除了 5 个操作 Tiles 之外，酷睿 Ultra 200 系列“Arrow Lake”处理器还有 2 个 Filer Tile，旨在保持结构完整性。
英特尔表示这些 Filer Tile 为散热器提供一个均匀、无空腔的表面，如果没有这个，可能会导致 IHS 弯曲甚至被压碎，从而造成芯片损坏和不必要的故障。
Compute Tile
CPU 的主要部分是 Compute Tile，最多可以容纳 8 个 Lion Cove P 核心和 16 个 Skymont E 核心。
上一代 Raptor Lake 和 Alder Lake 系列的 P 核心和 E 核心位于 Compute Tile 的两个独立区域，而 Arrow Lake CPU 将 P 核心和 E 核心结合在一起，从而实现了强大的环形总线互连结构和更好的热管理。
IT之家附上英特尔 Compute Tile 主要特征如下
基于台积电 N3B 工艺（Raptor Lake 为 Intel 10nm++）
最多 8 个 P 核（Lion Cove）
最多 16 个 E 核（Skymont）
环形总线互连
计算单元基于 TSMC N3B 工艺节点，这也是英特尔桌面系列首次采用外部工艺节点，而之前的几代产品则是基于 Intel 自家的工艺制造的。
SoC Tile
英特尔 Arrow Lake SoC Tile 的主要特征如下：
基于台积电 N6 工艺
DDR5 内存控制器（5600 MT/s 原生速度）
支持 UDIMM / CUDIMM / CAMMII
最高 13 TOPS NPU3
Media Engine (H.264/H.265/AV1)
PCIe 5.0 x16 用于独立显卡
I/O Tile
英特尔 Arrow Lake I/O Tile 的主要特征如下：
基于台积电 N6 工艺
1 个 PCIe 5.0 x4 （SSD）
1 个 PCIe 4.0 x4（固态硬盘）
Graphics Tile
该 Tile 配备 4 个 Xe-LPG “Alchemist”核心。
英特尔的 Arrow Lake CPU 并不是 100% 的芯粒（chiplet）设计。虽然每个 Tile 都是一个独立的实体，使用不同的工艺技术并且功能也不同，但它们都基于相同的基础模块，并以看似单一芯片的方式打包在一起。
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