AMD Zen 6 处理器被曝将转向全新 D2D 互连设计，实现能效与延迟双突破

IT之家 9 月 28 日消息，YouTuber @High Yield 发现，AMD 计划在下一代 Zen 6 处理器中引入全新的 D2D 互连技术，以取代现有的 SERDES 方案。值得一提的是，该技术已在 Strix Halo APU 上得到验证，表现出显著的功耗优化和延迟改进。

从 SERDES 转向“海量布线 / 线海”（Sea-of-Wires）

自 Zen 2 时代起，AMD 一直在使用 SERDES PHY 技术来实现 CCD 芯粒间的高速互连。位于 CCD 边缘的串行器将并行数据转为串行比特流，再跨封装传输至 I/O/SoC 芯片，最后再反向解串。

但从 AMD 这些年推出的产品来看，这一方法存在两大问题：

• 能耗开销：序列化 / 反序列化需要额外的时钟恢复、均衡以及编解码过程，增加不必要的能耗。

• 通信延迟：数据流转换带来额外延迟，不利于日益复杂的芯片通信需求。

这种设计在传统处理器架构下尚可接受，但随着 NPU 等新模块的引入，芯片间需要更低延迟、更高带宽的连接方式。

Strix Halo 试水新一代方案

在 Strix Halo APU 上，AMD 通过台积电的 InFO-oS（基于基板的扇出型集成封装）与 RDL（重分布层）技术，引入了新的互连方式：

• 在芯片与基板之间的中介层布设多条细小的并行导线，实现宽并行端口通信；

• 移除了传统 SERDES 模块，取而代之的是矩形的微型焊盘阵列，典型的扇出结构特征；

• 数据无需再经历串行化与反串行化，降低了功耗与延迟，同时可通过增加端口数量来扩展带宽。

面临的挑战

尽管这种“海量布线”（Sea-of-Wires）方法带来明显收益，但也带来新的设计复杂度：

• 多层 RDL 的工艺难度更高；

• 布线优先级需重新分配，因为芯片底部区域已被扇出布线占用。

业界预计，Strix Halo 的互连创新将延续到 Zen 6 处理器，为 AMD 在能效与性能平衡上提供新的优势。IT之家后续将保持关注，敬请期待。

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