PC 新时代！DDR5 内存规范正式发布：最高速度达 6.4Gbps，单芯片密度达 64Gbit

IT之家7月15日消息 作为计算机内存发展的重要里程碑，今天，JEDEC固态技术协会发布了下一个主流内存标准DDR5 SDRAM的最终规范。DDR5是DDR标准的最新迭代，DDR5再次扩展了DDR内存的功能，将峰值内存速度提高了一倍，同时也大大增加了内存容量。基于新标准的硬件预计将于2021年推出，先从服务器层面开始采用，之后再逐步推广到消费者PC和其他设备。

外媒anandtech报道，和之前的每一次DDR迭代一样，DDR5的主要关注点再次放在提高内存密度以及速度上。JEDEC希望将这两方面都提高一倍，最高内存速度将达到6.4Gbps，而单条LRDIMM的容量最终将能够达到2TB，最大UDIMM容量为128 GB。同时，还有一些较小的变化，以支持这些目标或简化生态系统的某些方面，如on-DIMM电压调节器以及on-die ECC。

更大：更密集的内存和芯片堆叠

首先是容量和密度，因为这是与DDR4相比最直接的标准变化。IT之家了解到，DDR5将允许单个内存芯片的密度达到64Gbit，比DDR4的16Gbit密度最大值高出4倍。再加上Die堆叠，最多允许8个Die堆叠为一个芯片，那么40个元件的LRDIMM可以达到2TB的有效内存容量。或者对于更简陋的无缓冲DIMM来说，这将意味着最终会看到DIMM容量达到128GB的典型双列配置。

当然，当芯片制造赶上规格所能允许的范围时，DDR5规格的峰值容量将用在标准生命周期的后期，首先，内存制造商将使用当今可达到的密度8Gbit和16Gbit芯片来构建DIMM。因此，虽然DDR5的速度提升相当直接，但随着制造密度的提高，容量的提升将更加缓慢。

更快：一个DIMM，两个通道

DDR5再次提高了内存带宽。每个人都希望获得更高的性能（尤其是在DIMM容量不断增长的情况下），这也是这次DDR5提升的重点。

对于DDR5来说，JEDEC希望比通常的DDR内存规范更积极地开始工作。通常情况下，新的标准是从上一个标准的终点开始的，例如DDR3到DDR4的过渡，DDR3正式停止在1.6Gbps，DDR4从那里开始。然而对于DDR5来说，JEDEC的目标要高得多，预计将以4.8Gbps的速度推出，比DDR4 官方3.2Gbps最高速度快了50%左右。而在之后的几年里，当前版本的规范允许数据速率达到6.4Gbps，比DDR4的官方峰值快了一倍。

这些速度目标的基础是DIMM和内存总线的变化，以便在每个时钟周期内提供和传输更多数据。对于DRAM速度来说，最大的挑战来自于DRAM核心时钟速率缺乏进步。专用逻辑仍然在变快，内存总线仍然在变快，但支撑现代内存的基于电容和晶体管的DRAM时钟速度还不能超过几百兆赫。因此，为了从DRAM Die中获得更多的收益--维持内存本身越来越快的假象，并满足实际速度更快的内存总线--已经需要越来越多的并行性。而DDR5则再次提升了这一要求。

这里最大的变化是，与LPDDR4和GDDR6等其他标准情况类似，单个DIMM被分解为2个通道。DDR5将不是每个DIMM提供一个64位数据通道，而是每个DIMM提供两个独立的32位数据通道（如果考虑ECC因素，则为40位）。同时，每个通道的突发长度从8个字节(BL8)翻倍到16个字节(BL16)，这意味着每个通道每次操作将提供64个字节。那么，与DDR4 DIMM相比，DDR5 DIMM以两倍的额定内存速度（核心速度相同）运行，将在DDR4 DIMM提供的操作时间内提供两个64字节的操作，使有效带宽增加一倍。

总的来说，64字节仍然是内存操作的神奇数字，因为这是一个标准缓存行的大小。如果在DDR4内存上采用更大的突发长度，则会导致128字节的操作，这对于单条高速缓存行来说太大，如果内存控制器不想要两条线的连续数据，充其量也会导致效率/利用率的损失。相比之下，由于DDR5的两个通道是独立的，一个内存控制器可以从不同的位置请求64个字节，这使得它更符合处理器的实际工作方式，并避免利用率的损失。

对标准PC台式机的净影响是，取代了DDR4系统模式，即2个DIMM填满2个通道进行2x64bit设置，而DDR5系统的功能将是4x32bit设置。

这种结构上的变化在其他地方有一些连锁效应，特别是要最大限度地提高这些小通道的使用率。DDR5引入了更细粒度的Bank存储体刷新功能，这将允许一些k存储体在其他使用时进行刷新。这就能更快地完成必要的刷新（电容补给）、控制延迟、并使未使用的存储库更快可用。存储体组的最大数量也从4个增加到8个，这将有助于减轻顺序内存访问的性能折扣。

快速总线服务：决策反馈均衡化

相比之下想办法增加DRAM DIMM内的并行化量，提高总线速度既简单又困难：概念简单，执行起来比较难。最后要想让DDR的内存速度提高一倍，DDR5的内存总线需要以两倍于DDR4的速度运行。

为了实现这一目标，DDR5有几项改变，但令人惊讶的是，并没有对内存总线进行任何大规模、根本性的改变，如QDR或差分信令。相反，JEDEC及其成员已经能够通过略微修改的DDR4总线来实现他们的目标，尽管它必须在更严格的公差下运行。

这里的关键驱动力是引入决策反馈均衡（DFE）。在很高的层次上，DFE是一种通过使用内存总线接收器的反馈来提供更好的均衡，从而降低符号间干扰的手段。而更好的均衡，又可以让DDR5的内存总线以更高的传输速率运行所需的更干净的信令，而不至于发生故障。同时，标准中的一些较小的变化也进一步帮助了这一点，例如增加了新的和改进的训练模式，以帮助DIMM和控制器补偿内存总线上的微小时序差异。

更简单的主板，更复杂的DIMM：On-DIMM电压调节

在核心改变密度和内存速度的同时，DDR5也再次改善了DDR内存的工作电压。在规格上DDR5的工作电压Vdd将从DDR4的1.2v降至1.1v。这应该会提高内存相对于DDR4的能效，尽管到目前为止，功耗的提升并没有像DDR4和更早的标准那样被大力推广。

JEDEC还利用DDR5内存标准的推出，对DIMM的电压调节方式进行了相当重要的改变。简而言之，电压调节将从主板转移到单个DIMM上，让DIMM负责自己的电压调节需求。这意味着DIMM现在将包括一个集成的电压调节器，这适用于从UDIMMs到LRDIMMs的所有产品。

JEDEC将此称为“随用随付”的电压调节，旨在通过它来改善/简化DDR5的几个不同方面。最重要的变化是，通过将电压调节转移到DIMMs本身，电压调节不再是主板的责任。主板则不再需要为最坏的情况--比如驱动16个庞大的LRDIMM--简化主板设计，并在一定程度上控制成本。当然，反过来说，它将这些成本转移到了DIMM本身，但这样一来，系统构建者至少只需要购买和DIMM一样多的电压调节硬件，因此也就有了PAYGO理念。

根据JEDEC的说法，On-DIMM稳压器还将使一般的电压容差更好，提高DRAM的良品率。

由于这些电压调节器的实现细节将由内存厂商决定，所以JEDEC并没有对其进行过多的说明。客户端UDIMM和服务器(L)RDIMM将有单独的稳压器/PMIC，以反映它们的功耗需求。

DDR5 DIMMs：依然是288个针脚，但改变了针脚布局

最后，正如早期厂商的原型产品已经广泛展示的那样，DDR5将保持与DDR4相同的288个引脚数。这反映了DDR2到DDR3的过渡，其中的引脚数也保持在240个引脚。

然而，不要指望在DDR4插槽上使用DDR5 DIMM。虽然引脚数量没有改变，但引脚布局却发生了变化，以适应DDR5的新特性--尤其是其双通道设计。

这里最大的变化是命令和地址总线被缩小和分区，引脚被重新分配到第二个内存通道的数据总线上。DDR5将不再是单一的24位CA总线，而是有两个7位CA总线，每个通道一个。当然，7位远远不到旧总线的一半，所以对于内存控制器来说，换来的事情变得更加复杂。

现在开始采样，未来12-18个月内采用

和其他JEDEC规范发布一样，今天是开发委员会将标准放给成员使用。各大内存厂商从一开始就参与了DDR5的开发过程，他们已经开发出了DIMM的原型，现在正在考虑将第一个商用硬件推向市场。

预计DDR5整体采用曲线将与早期的DDR标准相似。也就是说，JEDEC预计DDR5将在12到18个月内随着硬件的最终确定而开始出现在设备中，并逐步增加。他们预计服务器将再次成为早期采用的驱动力，尤其是主要的超大规模厂商。英特尔和AMD都没有正式宣布将使用新内存的平台，但目前这只是时间问题。

同时，预计DDR5的生命周期将和DDR4一样长，甚至更长一些。DDR3和DDR4都享有大约7年的生命周期，DDR5也应该享有同样程度的稳定性。目前JEDEC认为，DDR5最终会比DDR4拥有更长的保质期，这得益于技术产业的不断成熟。

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