新思科技推出低延迟 Die-to-Die 控制器：SoC 裸芯片实现高效连接

6 月 11 日消息，新思科技（Synopsys）近日宣布推出全新的 DesignWare® Die-to-Die 控制器 IP 核，与公司现有的 112G USR/XSR PHY IP 核共同实现完整的 die-to-die IP 解决方案。该完整的 IP 解决方案可为开发者提供低延迟、高带宽的 die-to-die 连接，以满足高性能计算、人工智能（AI）和网络 SoC 对更大工作量和更快速数据传送的需求。DesignWare Die-to-Die 控制器和 PHY IP 核是新思科技多裸晶芯片解决方案的一部分，由 HBM IP 和 3DIC Compiler 组成，可加速需要先进封装的 SoC 设计。

Arm 基础架构业务部产品管理总监 Jeff Defilippi 表示：“互连技术对于下一代高性能、定制化的基础架构 SoC 越来越重要。新思科技 DesignWare Die-to-Die 控制器具有针对 AMBA CXS 的低延迟性和原生支持，可与 Arm Coherent Mesh Network 实现便捷集成，为我们的共同客户提供多芯片 IP 解决方案，为下一代基础架构计算提供所需的更高扩展性能和可操作选项。”

DesignWare Die-to-Die 控制器具有错误校正机制，如可选的前向错误校正和循环冗余校验，以实现更高的数据完整性和链路可靠性。DesignWare Die-to-Die 控制器的灵活配置支持 AMBA® CXS 和 AXI 协议，可实现相干和非相干的数据通信，从而轻松集成到基于 Arm 的 SoC 和其他高性能 SoC 中。DesignWare Die-to-Die 控制器支持高达 1.8Tb/s PHY 带宽，可实现强大的 die-to-die 连接以满足 SoC 对高性能计算的需求。

新思科技 IP 营销和战略高级副总裁 John Koeter 表示：“裸片拆分和分解的趋势下，需要超短和特短距离链接，以实现裸晶芯片之间的高数据速率连接。新思科技的完整 DesignWare Die-to-Die IP 解决方案提供超低延迟控制器和高性能 PHY，已被多家客户所采用，协助开发者放心地将高质量 IP 集成到多裸晶芯片 SoC 中，同时最大限度地降低集成风险。”

新思科技广泛的 DesignWare IP 核组合包括逻辑库、嵌入式存储器、IO、PVT 监视器、嵌入式测试、模拟 IP、接口 IP、安全 IP、嵌入式处理器和子系统。为加速原型设计、软件开发以及将 IP 核整合进芯片，新思科技 IP Accelerated 计划提供 IP 原型设计套件、IP 软件开发套件和 IP 核子系统。我们对 IP 质量的广泛投资、全面的技术支持可使设计人员降低整合风险，并加快上市时间。

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