IT之家 8 月 1 日消息，Alphawave Semi 公司最新研发出业界首款 3nm UCIe 芯粒（chiplet），为采用台积电 CoWoS 封装技术的系统级封装（system-in-packages，SiP）实现 die-to-die 连接。
该芯粒组面向超大规模、高性能计算和人工智能等高需求领域，让用户构建各种系统级封装。
Alphawave Semi 高级副总裁兼定制硅和 IP 总经理 Mohit Gupta 表示：
利用台积电的先进封装成功推出 3 纳米 24 Gbps UCIe 子系统，是 Alphawave Semi 的一个重要里程碑，在利用台积电 3DFabric 生态系统方面，彰显了公司顶级连接解决方案的专业能力。
该 3nm 芯粒虽然也可以单独用于连接符合 UCIe 1.1 标准的芯粒，但该 IP 的主要用途是集成到其他芯粒中，让 Alphawave Semi（为其客户）或获得 IP 授权的公司实现 die-to-die 连接。
经过硅验证的 3nm die-to-die 接口 IP 对市场意义重大，它可以利用台积电迄今为止最先进的制造工艺构建多芯粒 SiP。
该 3 纳米芯粒支持 8 Tbps / mm 的带宽密度，采用台积电 CoWoS 2.5D 硅中介层（silicon-interposer-based）封装，包含物理层和控制器 IP，支持 PCIe、CXL、AXI-4、AXI-S、CXS 和 CHI 等多种协议。
Alphawave Semi 的 UCIe 子系统 IP 符合最新的 UCIe 规范 Rev 1.1，并配备了广泛的测试和调试功能，包括 JTAG、BIST、DFT 和 Known Good Die（KGD）功能。
IT之家简要介绍下本文中涉及的相关专有名词：
Die：裸晶，是以半导体材料制作而成、未经封装的一小块集成电路本体，该集成电路的既定功能就是在这一小片半导体上实现。
Chiplet：芯粒是一个微型集成电路，包含明确定义的功能子集。它被设计为与单个封装内插器上的其他小芯片结合在一起。一组芯粒可以在混合搭配“乐高式”堆叠组件中实现。
UCIe：全称为 Universal Chiplet Interconnect Express，译为通用芯粒互连，是一种开放规格，适用于芯粒之间的裸晶互连与序列总线。
CoWoS：可以分成“CoW”和“WoS”来看：“CoW（Chip-on-Wafer）”是芯片堆叠；“WoS（Wafer-on-Substrate）”则是将芯片堆叠在基板上。
系统级封装：一种集成电路封装的概念，是将一个系统或子系统的全部或大部分电子功能配置在集成型衬底内，而芯片以 2D、3D 的方式接合到集成型衬底的封装方式。
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