消息称,苹果已着手进行新一代A15系列处理器开发,预期会采用台积电5nm加强版(N5P)制程,明年第三季开始投片。
晶圆代工龙头台积电及微影设备大厂 ASML 于上周法人说明会透露了更多 3 纳米细节。台积电 3 纳米采用鳍式场效电晶体(FinFET)架构及极紫外光(EUV)微影技术,逻辑密度与 5 纳米相较将大幅增加 70%,且 EUV 光罩层数将倍增且超过 20 层。因此,台积电积极采购 EUV 曝光机设备,未来三~ 五年仍将是拥有全球最大 EUV 产能的半导体厂,包括家登及崇越等供应商可望受惠。
台积电 EUV 微影技术已进入量产且制程涵盖 7 + 纳米、6纳米、5纳米。据设备业者消息,台积电 7 + 纳米采用 EUV 光罩层最多达四层,超微新一代 Zen 3 架构处理器预期是采用该制程量产。6 纳米已在第四季进入量产,EUV 光罩层数较 7 + 纳米增加一层,包括联发科、辉达、英特尔等大厂都将采用 6 纳米生产新一代产品。
台积电下半年开始量产 5 纳米制程,主要为苹果量产 A14 及 A14X 处理器,包括超微、高通、辉达、英特尔、博通、迈威尔等都会在明年之后导入 5 纳米制程量产新一代产品。5 纳米 EUV 光罩层数最多可达 14 层,所以 Fab 18 厂第一期至第三期已建置庞大 EUV 曝光机台设备因应强劲需求,台积电明年将推出 5 纳米加强版 N5P 制程并导入量产,后年将推出 5 纳米优化后的 4 纳米制程,设备业者预期 N5P 及 4 纳米的 EUV 光罩层数会较 5 纳米增加。
台积电在日前的法说会中宣布,3 纳米研发进度符合预期且会是另一个重大制程节点,与 5 纳米制程相较,3 纳米的逻辑密度可增加 70%,在同一功耗下可提升 15% 的运算效能,在同一运算效能下可减少 30% 功耗。3 纳米制程采用的 EUV 光罩层数首度突破 20 层,业界预估最多可达 24 层。
ASML 执行长 Peter Wennink 在日前法说会中指出,5 纳米逻辑制程采用的 EUV 光罩层数将超过 10 层,3 纳米制程采用的 EUV 光罩层数会超过 20 层,随着制程微缩 EUV 光罩层数会明显增加,并取代深紫外光(DUV)多重曝光制程。
台积电 5 纳米及 3纳米的 EUV 光罩层数倍数增加,提供 EUV 光罩盒(EUV Pod)的家登受惠最大,今、明两年产能均已被大客户预订一空。至于 EUV 产能大幅提高,代理 EUV 光阻液的崇越接单畅旺,订单同样排到明年下半年。
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